Prüfer / Betreuer

Bereich: Robotik, Computational and Computer Engineering

Fachrichtung: Technische Informatik, Elektrotechnik/Datentechnik

Voraussetzungen:

Grundlagen der digitalen Logik (bspw. Digitaltechnik (DT))
Grundlagen der Rechnerarchitektur (Rechnerorganisation (RO) und AER)

Empfohlen werden zudem grundlegendes Wissen über Compiler und Linux-Systeme.

Inhalt

FPGAs wurden in den letzten Jahren sehr erfolgreich zur Umsetzung anwendungsspezifischer Beschleuniger in heterogenen Systemen eingesetzt. Allerdings ist die Programmierung mit konventionellen Hardware-Beschreibungssprachen wie Verilog oder VHDL nach wie vor mühsam.

Als Alternative spielen High-Level Synthese Werkzeuge, die Hardware auch aus Hochsprachen wie C/C++ erzeugen können, eine zunehmend wichtigere Rolle bei der Implementierung solcher Beschleuniger. Im Rahmen dieser Veranstaltung erwerben Sie nützliches Hintergrundwissen zu den grundlegenden Algorithmen der High-Level Synthese sowie Kenntnisse beim praktischen Entwurf und der Optimierung von FPGA-Designs mittels High-Level Synthese-Werkzeugen.

Darüber hinaus lernen Sie relevante Techniken zur Integration von FPGA-basierten Beschleunigern in heterogene Systeme kennen. Im Rahmen der mit dieser Veranstaltung verbunden Praxisphase implementieren Sie einen FPGA-basierten Beschleuniger für ein vorgegebenes Problem und setzen diesen auf einem typischen heterogenen System in echter Hardware um.

Corona-Update

Die Vorlesung findet trotz der aktuellen Umstände statt. Aufgrund der aktuellen Situation wird die Vorlesung “virtuell” angeboten. Prinzipiell sind alle relevanten Lehrmaterialien digital verfügbar, und Sie müssen an keiner Präsenz-Veranstaltung (bis auf die Klausur) teilnehmen. Weitere Informationen erhalten Sie im April im Moodle-Kurs. Es wird 2-3 Präsenzblöcke (für Fragen u.ä.) geben, die Termine werden frühzeitig im Moodle angekündigt.

Beginn: 12.04.2022

Sprechstunde: Nach Buchung im Moodle-Kurs

Moodle: Moodle-Kurs

Materialien

Orga Folien für dieses Jahr Folien & Vorlesungsaufzeichnungen aus dem Jahr 2020, Dozent: Dr.-Ing. Florian Stock

Korrigierte Folien: Modulo Scheduling Modulo Scheduling (Handout)

Der VL-Block 7 zum Thema TaPaSCo ist in einer entsprechenden YouTube-Playlist verfügbar. Die Playlist finden Sie hier:

YouTube-Playlist: TaPaSCo Tutorial @ ARC 2019